문서 ID: 000080876 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-03-19

Quartus 13.1에서 PCI Express용 Stratix V 하드 IP에서 타이밍이 닫히지 않는 이유는 무엇입니까?

환경

    인텔® Quartus® II 구독 에디션
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명 PCI® Express의 Stratix® V 하드 IP에서 타이밍이 닫히지 않을 수 있습니다.
해결 방법

누락된 제약 조건은 아래와 같이 최상위 Synopsis 설계 제약 조건(sdc) 파일에 추가할 수 있습니다.

set_false_path -에서 [get_clocks {reconfig_xcvr_clk}]에서 [get_clocks {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|coreclkout}]
set_false_path -에서 [get_clocks {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|coreclkout}]에서 [get_clocks {reconfig_xcvr_clk}]

관련 제품

이 문서는 다음 항목에 적용됩니다. 3 제품

Stratix® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA

1

추가적 도움이 필요하십니까?

지원팀 연락처

보증 제외

1

본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어서는 안 됩니다. 이 페이지의 영어 버전과 번역 사이에 모순이 있는 경우 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.