문서 ID: 000080876 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-03-19

Quartus 13.1에서 PCI Express용 Stratix V 하드 IP에서 타이밍이 닫히지 않는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명 PCI® Express의 Stratix® V 하드 IP에서 타이밍이 닫히지 않을 수 있습니다.
    해결 방법

    누락된 제약 조건은 아래와 같이 최상위 Synopsis 설계 제약 조건(sdc) 파일에 추가할 수 있습니다.

    set_false_path -에서 [get_clocks {reconfig_xcvr_clk}]에서 [get_clocks {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|coreclkout}]
    set_false_path -에서 [get_clocks {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|coreclkout}]에서 [get_clocks {reconfig_xcvr_clk}]

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA

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    보증 제외

    1

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