문서 ID: 000080886 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-08-18

400MHz DDR3 하드 메모리 컨트롤러에 대한 지원 제한 사항(MPFE 인터페이스 포함) Cyclone V 장치 대상

환경

  • 인텔® Quartus® II 구독 에디션
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    이 문제는 DDR3 제품에 영향을 미칩니다.

    400MHz DDR3를 지원하는 데는 다음과 같은 제한이 있습니다. 멀티포트 프런트 엔드를 탑재한 하드 메모리 인터페이스, 타겟팅 Cyclone V 장치:

    문제 1:

    예제 디자인을 사용한 하드웨어 테스트가 실패할 수 있습니다. TimeQuest에 보고된 타이밍 위반은 없습니다.

    문제 2:

    64비트 이상의 Avalon 데이터 폭은 지원되지 않습니다.

    문제 3:

    단방향 Avalon 포트의 올바른 작동은 검증되었습니다.

    해결 방법

    다음 해결 방법이 다음 문제에 적용됩니다.

    문제 1:

    하드 메모리 간 전송을 위한 설정 및 보류 타이밍 여백 컨트롤러 및 코어 로직이 균형을 이울 수 없습니다. set_min_delay 사용 사이의 전송에 대한 보류 시간 여백을 늘리기 위한 제약 조건 하드 메모리 컨트롤러와 코어 로직입니다.

    이 문제는 향후 버전에서 해결됩니다.

    문제 2:

    32비트 또는 64비트 Avalon 데이터 폭을 사용하십시오.

    향후 128비트와 256비트 데이터 폭이 지원될 것입니다. 버전.

    문제 3:

    이 문제에 대한 해결 방법은 없습니다.

    단방향 Avalon 포트의 작동이 검증됩니다. 향후 버전에서 확인할 수 있습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    Cyclone® V FPGA 및 SoC FPGA

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