문서 ID: 000080904 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-03-25

Altera PLL이 시뮬레이션에 잠기지 못하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • PLL
  • 시뮬레이션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어 버전 12.0 이전의 Altera PLL 시뮬레이션 모델에 문제가 있어 시뮬레이션 시작 시 포트가 높지 않으면 areset PLL이 시뮬레이션에 잠기지 못할 수 있습니다.

    이 문제는 Stratix® V, Arria® V 및 Cyclone® V 장치를 대상으로 하는 설계에 대한 게이트 레벨 및 RTL 시뮬레이션 모두에 영향을 미칩니다.

    해결 방법

    이 문제를 방지하려면 Altera PLL을 사용하는 시뮬레이션이 높은 설정으로 areset 시작되도록 하십시오.

    이 문제는 Quartus II 소프트웨어 버전 12.0 SP1부터 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 14 제품

    Cyclone® V ST SoC FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Cyclone® V GX FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V E FPGA
    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA
    Arria® V GT FPGA
    Arria® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Stratix® V E FPGA
    Stratix® V GX FPGA

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