이 오류는 VHDL 설계용 ModelSim® 소프트웨어에서 발생합니다. (다른 EDA 시뮬레이션 도구에서도 유사한 오류가 발생할 수 있습니다).
Quartus® II 소프트웨어가 JTAG 포트(예: SignalTap® II 로직 분석기 또는 SOPC Builder JTAG UART)를 사용하는 온칩 디버그 솔루션이 포함된 설계용 타사 시뮬레이션 도구(*.vho)용 VHDL 게이트 레벨 넷리스트를 생성할 때 넷리스트에는 다음 JTAG 포트가 포함됩니다.
- altera_reserved_tms
- altera_reserved_tck
- altera_reserved_tdi
- altera_reserved_ntrst
- altera_reserved_tdo
최상위 구성 요소 선언 및 인스턴스화에 이러한 JTAG 포트를 지정하지 않으면 타사 시뮬레이션 도구에서 테스트벤치로 최상위 엔티티를 시뮬레이션할 때 오류가 발생합니다.
이 문제를 방지하려면 아래와 같이 테스트벤치에 있는 구성 요소 선언 및 엔터티 인스턴스화에 JTAG 포트를 지정하십시오.
COMPONENT <entity name>
PORT (
altera_reserved_tms : IN std_logic;
altera_reserved_tck : IN std_logic;
altera_reserved_tdi : IN std_logic;
altera_reserved_ntrst : IN std_logic;
altera_reserved_tdo : OUT std_logic;
...
);
시뮬레이션 중에 이러한 포트에 대한 데이터를 드라이브하지 않기 때문에 테스트벤치에서 이러한 altera_reserved
* 핀을 다음과 같이 로직 레벨 0으로 설정할 수 있습니다.
<instance name> : <entity name>
PORT MAP (
altera_reserved_tms => '0',
altera_reserved_tck => '0',
altera_reserved_tdi => '0',
altera_reserved_ntrst => '0',
altera_reserved_tdo => tdo,
...
);