중요 문제
설명
DDR 또는 DDR2 SDRAM 컨트롤러를 사용하여 디자인을 컴파일하는 경우 버전 9.1 이상에서는 다음 규칙 위반 경고를 받게 됩니다.
Rule A103: Design should not contain delay chains.
Rule C104: Clock signal source should drive only clock
input ports.
Rule R105: The reset signal that is generated in one
clock domain and used in another clock domain should be synchronized.
Rule C106: Clock signal source should not drive registers
triggered by different clock edges.
이 문제는 DDR 또는 DDR2 SDRAM을 사용하는 모든 설계에 영향을 미칩니다. 컨트롤러 버전 9.1 이상.
해결 방법
ALTMEMPHY 또는 UniPHY를 사용하는 고성능 컨트롤러 사용 대신.
이 문제는 해결되지 않습니다.