문서 ID: 000081031 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-11-12

Stratix® II GX 장치 핸드북: 알려진 문제

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

문제 132933: 볼륨 2, 13장. Stratix II 및 Stratix II GX 장치 구성, 버전 4.5

표 13~22. Stratix II 및 Stratix II GX 장치의 전용 구성 핀. 표에는 nSTATUS 및 CONF_DONE 대한 설명에 "EPC2 장치를 사용할 때 외부 10k 풀업 저항기만 사용해야 합니다." 라고 잘못 표시되어 있습니다. EPC2용이 아닌 EPC1용입니다. 표에는 nSTATUS 및 CONF_DONE 대한 설명에서 "EPC1 장치를 사용할 때는 외부 10k 풀업 저항기만 사용해야 합니다." 라고 설명해야 합니다.

문제 1001910, 볼륨 2, Chapter 11, "Stratix II 및 Stratix II GX 장치에서 DPA를 사용하는 고속 차등 I/O 인터페이스", 버전 2.3

DPA 사용 지침은 각 빠른 PLL이 단일 은행에서 DPA 모드에서 최대 25개의 연속 행을 구동할 수 있음을 보여줍니다(참조 클럭 행은 포함되지 않음). 이 제한은 두 채널 간의 최소 왜곡을 보장하기 위한 것입니다. Quartus® II 소프트웨어 버전 8.0부터 이 제한이 제거되었습니다. 두 채널(보드 레벨 왜곡으로 인해 발생할 수 있음)을 고려하려면 수신기 데이터 재조정을 사용하여 여러 채널 간에 정렬을 보장합니다.

문제 10003861, 볼륨 1, 4장 "DC 및 스위칭 특성" 버전 4.5

표 4-1은 절대 최대 DC 전압(Vi)이 4.6V임을 보여줍니다.  4.0V여야 합니다.  AC 전환 중에는 표 4-2와 같이 의무 주기의 경우 전압이 4.0V를 초과할 수 있습니다.

해결 방법

해결된 문제:

문제 10001685, 볼륨 1, 제4장 "DC 및 스위칭 특성" 버전 4.5

표 4-50의 Rd(칩 종료 시 차등) 사양은 VCCIO 조건을 잘못된 3.3V로 보여줍니다.  Rd 공차 사양에 적합한 VCCIO 전압은 2.5V입니다. 

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