문서 ID: 000081037 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-09-09

소스 및 대상 레지스터가 단일 ALM 내에 배치되는 경로에서 Altera DDR3 IP 내에서 타이밍 위반이 표시되는 이유는 무엇입니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Quartus® II 소프트웨어 버전 13.0 SP1 이전의 문제로 인해 소스 및 대상 레지스터가 단일 ALM 내에 배치되는 경로의 경우 Altera DDR3 IP에서 타이밍 위반이 발생할 수 있습니다. DDR3 IP와 관련된 배치 및 라우팅 제한으로 인해 문제가 발생합니다.

해결 방법

이 문제를 방지하려면 프로젝트 Quartus II 설정 파일(.qsf)에서 자동으로 생성되는 모든 FORM_DDR_CLUSTERING_CLIQUE 할당에 대해 설명(#을 사용)하십시오.

이 문제는 Quartus II 소프트웨어의 향후 릴리스에서 해결될 예정입니다.

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