문서 ID: 000081038 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-06-30

JESD204B IP 코어 ed_synth 타이밍 장애(Arria V)

환경

  • 인텔® Quartus® II 구독 에디션
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    JESD204B IP 코어 설계 예에 보류 시간 위반이 있습니다. 트랜시버에 연결합니다.

    이 문제는 JESD204B를 지원하는 모든 버전에 영향을 미칩니다. IP 코어.

    해결 방법

    set_min_delay 명령을 사용하여 절대값을 변경할 수 있습니다. 경로에 대한 최소 지연. 적용할 값은 음수에 따라 달라집니다. 여유를 볼 수 있습니다.

    예를 들어, 음의 여유 = –0.04가 적용되는 경우 0.1 ns(가드밴드로 약 0.06ns 포함)의 값입니다.

    {$:::quartus(nameofexecutable) == "quartus_fit"} {

    set_min_delay -to [get_keepers

    {*inst_av_hssi_8g_tx_pcs|wys~BURIED_SYNC_DATA*}] 0.100ns

    }

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® 프로그래밍 가능 장치

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