설명
다음 예와 같이 Verilog HDL의 루프를 제어하기 위해 변수를 사용하는 경우 Quartus® II 소프트웨어 버전 7.0 이전 버전이 이 경고 메시지를 생성할 수 있습니다.
if ( !rst_n )
begin
for ( i = 0; i < depth; i = i 1)
mem[i] = {width{1'b0}} ;
end
이 문제는 Quartus II 소프트웨어 버전 7.1부터 해결되었습니다.
위의 예에서 Quartus II 소프트웨어 버전 7.0 이상은 최종 설계에서 신호가 아닌 임시 루프 변수에 대한 경고를 발행합니다. 예시에서 변수 "i"는 루핑에 사용되며 Verilog 코드에서 루프가 시작되기 전에 초기화되지만 코드의 나머지 부분에서는 사용되지 않습니다. 이 소프트웨어는 이 임시 변수에 대한 래치를 합성합니다. 최종 설계 넷리스트에서 래치는 로직을 구동하지 않으므로 제거됩니다. 그러나 소프트웨어는 팬아웃 없이 신호를 제거하기 전에 추론된 래치 경고를 발행합니다.
항상 구성 외부의 변수를 참조하지 않는 한 Quartus II 소프트웨어 합성은 래치를 제거하고 경고를 무시할 수 있습니다.