문서 ID: 000081088 콘텐츠 형태: 문제 해결 마지막 검토일: 2015-09-23

Arria V 및 Arria V SoC 코어 투 주변 장치(C2P) 타이밍 불일치

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    코어-주변 장치(C2P) 데이터 경로 하위 집합에 타이밍 모델 오차가 있어 영향을 받는 경로에서 설정 여유가 낮은 설계에 대한 잘못된 FPGA 출력이 발생할 수 있습니다.

    이는 상단 및/또는 하단 I/O 은행의 영향을 받는 출력 핀을 사용하여 Arria® V 및 Arria V SoC 설계(Arria V GZ 장치 제외)에 영향을 줍니다.

    이 문제는 Periphery-to-Core(P2C) 전송, 오른쪽의 I/O 은행, 트랜시버 및 하드 메모리 컨트롤러에 영향을 미치지 않습니다.

    해결 방법

    설계에 사용된 영향을 받는 핀 확인
    설계가 Arria V 또는 Arria V SoC 장치(Arria V GZ 장치 제외)를 대상으로 하는 경우, 다음 을 참조하십시오. ArriaV_PinList Excel 파일 빨간색 텍스트에 표시된 영향을 받는 핀 목록입니다. 설계가 영향을 받는 핀을 사용하는 경우, 사용 가능한 타이밍 모델 패치를 사용하여 타이밍 분석을 다시 실행하여 아래 설명된 대로 설계의 실제 타이밍 마진을 반영합니다.

    업데이트된 소프트웨어 버전에서 타이밍 분석 재실행
    설계가 Arria V 또는 Arria V SoC 장치(Arria V GZ 장치 제외)를 대상으로 하거나 타이밍 관련 문제를 디버깅하는 경우, 사용 가능한 타이밍 모델 패치를 사용하여 타이밍 분석을 다시 실행합니다.

    1. 설계 데이터베이스를 백업합니다.
    2. 이전 Quartus® II 소프트웨어 버전에서 디자인을 열고 데이터베이스를 내보냅니다. 프로젝트 메뉴에서 데이터베이스 내보내기를 클릭합니다. 메시지가 표시되면 데이터베이스를 제안된 export_db 디렉토리로 내보냅니다.
    3. 설치된 타이밍 모델 패치를 통해 Quartus II 소프트웨어를 시작합니다.
    4. 프로젝트를 엽니다. 이전 데이터베이스 버전을 덮어 쓸지 묻는 메시지가 표시되면 \'Yes'를 클릭하고 export_db 디렉토리에서 데이터베이스를 가져옵니다.
    5. 설계에서 TimeQuest 타이밍 분석기를 실행합니다.
    6. 타이밍 위반이 있는 경우 타이밍 모델 패치를 다시 컴파일하여 설계 타이밍을 닫습니다.

    타이밍 폐쇄 개선 단계(UniPHY 분기율 DDR3)
    Arria V 또는 Arria V SoC 장치의 분기별 UniPHY DDR3 인터페이스에서 타이밍 폐쇄를 개선하기 위해 Altera 주변 클럭 도메인 바로 앞에 클럭 도메인의 단계를 변경할 것을 권장합니다. 타이밍 모델 패치를 사용하여 타이밍을 쉽게 닫을 수 있도록 다음 단계를 따르십시오.
    1. 새 텍스트 파일을 만들고 이름을 'quartus.ini'로 지정합니다.
    2. 홈 디렉토리에 이 파일을 저장합니다. 아래는 샘플 홈 디렉토리이지만 환경 변수에 따라 컴퓨터에서 다를 수 있습니다.
      • Windows: C:\Users\
      • Linux의 경우 : /home/
    3. quartus.ini 파일에 다음 INI 명령을 삽입하여 지정된 위상 값만큼 설정 관계를 높입니다.
      • uniphy_av_hr_clock_phase =

      사용할 법적 내용은 기본값인 360°에서 22.5°(예: quartus.ini 파일에 삽입할 경우 337.5°, 315°, 292.5°, 270°등)의 디폴트 방식으로 사용됩니다.
      예를 들어:
      • 삽입하면 uniphy_av_hr_clock_phase=337.5 기본 설정 관계가 22.5°로 증가합니다.
      • 삽입하면 uniphy_av_hr_clock_phase=315 기본 설정 관계가 45°로 증가합니다.
      • 삽입하면 uniphy_av_hr_clock_phase=292.5 기본 설정 관계가 67.5°로 증가합니다.
      • 삽입하면 uniphy_av_hr_clock_phase=270 기본 설정 관계가 90°로 증가합니다.
    4. UniPHY IP를 재생성하고 설계를 재구성하며 타이밍을 닫습니다.

    타이밍 폐쇄 개선 단계(LVDS Tx)
    Arria V 또는 Arria V SoC 장치에서 LVDS Tx의 타이밍 폐쇄를 개선하기 위해 Altera 주변 클럭 도메인 바로 앞에 클럭 도메인의 단계를 변경하는 것이 좋습니다. 타이밍 모델 패치*를 사용하여 타이밍 폐쇄를 완화하려면 다음 단계를 따르십시오.

    1. 새 텍스트 파일을 만들고 이름을 'quartus.ini'로 지정합니다.
    2. 프로젝트 디렉토리에 이 파일을 저장합니다.
    3. quartus.ini 파일에 다음 INI 명령을 삽입하여 위상 이동 기능을 켭니다. 기본적으로 전송의 설정 관계가 400ps 증가합니다.
      • av_lvds_c2p_sclk_phase_shift_en = on

    4. 프로젝트에서 db 및 incremental_db 디렉토리를 삭제하고 설계를 다시 컴파일하고 타이밍을 닫습니다.
    5. 위의 명령을 사용한 후 타이밍이 충족되지 않으면 동일한 quartus.ini 파일에 다음 명령을 추가하고 4단계를 반복하여 다른 위상 이동 값을 사용해 보십시오.
      • av_lvds_c2p_sclk_phase_shift =

    참고: 위상 값은 ini 변수에 포함되지 않아야 하는 ps에 있습니다.

    타이밍 모델을 업데이트하려면 Quartus II 소프트웨어 버전에 적합한 패치를 다운로드하고 설치하십시오.

    타이밍 모델 업데이트에는 Quartus II 소프트웨어의 버전 15.0 업데이트 2가 포함됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 4 제품

    Arria® V GT FPGA
    Arria® V GX FPGA
    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA

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