문서 ID: 000081096 콘텐츠 형태: 문제 해결 마지막 검토일: 2006-02-13

Verilog HDL 설계 파일에 케이스 문 한 줄에 여러 개의 케이스가 나열되어 있는 경우, 합성된 디자인에서 첫 번째 사례만 구현된 것으로 보입니다. 왜?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명 The MAX PLUS® II 소프트웨어는 Verilog HDL 디자인의 사례 성명서 한 줄에 기록된 여러 사례를 지원하지 않습니다.

예를 들어, 다음 코드는 두 번째 경우를 무시하고 첫 번째 사례만 구현합니다.

case(a)
  2'b00, 2'b11:  b <= 1;
  default:  b <= 0;
endcase

이 문제를 방지하려면 각 케이스를 별도의 줄에 할당해야 합니다.

case(a)
  2'b00: b <= 1;
  2'b11: b <= 1;
  default: b <= 0;
endcase

이 문제는 MAX PLUS II 소프트웨어 버전 9.2 이상에서 해결되었습니다.

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