문서 ID: 000081150 콘텐츠 형태: 제품 정보 및 문서 마지막 검토일: 2013-04-05

Altera_PLL 캐스케이딩 기능을 구성하고 구현하려면 어떻게 합니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

기존 PLL 캐스케이딩과 비교했을 때; Altera_PLL 캐스케이딩 기능은 한 쌍의 fPLL 간 전용 캐스케이딩 클럭 경로를 사용하여 더 나은 지터 성능을 달성하고 전역 클럭 리소스를 절약합니다.

이 방법 문서를 다운로드하여 메가 기능 및 구현을 사용하여 Altera_PLL 캐스케이딩 구성을 알아보십시오.

관련 제품

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Cyclone® V SE SoC FPGA
Cyclone® V FPGA 및 SoC FPGA

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