설명
Qsys will fail to generate any HDL files if a Qsys component has a name that is illegal in either VHDL or Verilog HDL. For example in VHDL a name that ends in an underscore is illegal.
해결 방법
이 문제를 방지하려면 모든 구성 요소 이름이 합법적인지 확인하십시오.
Quartus의 향후 릴리스에서® II 소프트웨어, Qsys는 이 상황에서 오류 메시지를 생성할 예정입니다.