문서 ID: 000081248 콘텐츠 형태: 문제 해결 마지막 검토일: 2015-12-15

단일 포트 설계에 대해 Cyclone® V 및 Arria® V 하드 메모리 컨트롤러의 효율성이 예상보다 낮은 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Arria® V 및 Cyclone® V 장치에 하드 메모리 컨트롤러와 함께 사용되는 멀티 포트 프론트 엔드(MPFE)에는 여러 포트에서 로드 밸런싱을 지원하는 중재자가 포함되어 있습니다. 또한, MPFE는 포트 제공을 완료한 후에도 항상 다른 포트에 대한 액세스를 부여합니다.

    이 동작은 MPFE가 하나의 포트에서만 트래픽을 수신하는 경우, 다른 포트에 보류 중인 트랜잭션이 없거나 단일 포트 변형이 생성되기 때문에 컨트롤러가 4 클럭 주기 대신 5 클럭 주기로 쓰기를 구현한다는 것을 의미합니다. 읽기는 영향을 받지 않습니다.

    이 동작은 멀티 포트 MPFE 구성에서도 나타날 수 있습니다.

     

     

     

     

    해결 방법

    이 동작에 대한 해결 방법은 없습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 11 제품

    Arria® V GX FPGA
    Cyclone® V GT FPGA
    Arria® V GT FPGA
    Arria® V GZ FPGA
    Cyclone® V E FPGA
    Cyclone® V GX FPGA
    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V SX SoC FPGA

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    보증 제외

    1

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