문서 ID: 000081253 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-12-11

40Gbps 및 100Gbps 이더넷 MAC 및 PHY 인텔® FPGA IP 설계 예의 대상 장치를 변경할 때 불법 핀 위치 할당을 받는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • 이더넷
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    40Gbps 및 100Gbps 이더넷 MAC 및 PHY 인텔® FPGA IP 설계 예의 대상 장치를 변경하면 메시지가 표시되면 모든 위치 할당을 제거해야 합니다. 그러나 여전히 불법 핀 할당에 대한 피터 오류가 발생합니다. 예시 오류 메시지는 다음과 같습니다.

    오류(171016): 노드 "cfp_mod_lopwr"을 배치할 수 없습니다- 불법 위치 할당 PIN_AW37.

    이 오류 메시지는 설계 예시 제약 조건이 두 개의 Quartus® II 설정 파일(.qsf) 파일로 분할되어 있기 때문에 발생합니다. 첫 번째 .qsf 파일은 주요 프로젝트 .qsf 파일(<변경>_example/example_design/<매치>_top_sv/<match>_top_sv.qsf)입니다. 이 .qsf 파일에서 두 번째 .qsf 파일(<변종>_example/example_design/common/common_settings_sv.qsf)에 대한 참조가 다음과 같습니다.

    소스.. /common/common_settings_sv.qsf

    이 두 번째 .qsf에는 설계 예시 개발 보드와 관련한 모든 위치 제약 조건이 포함되어 있습니다.

    해결 방법

    파일 <변종>_example/example_design/common/common_settings_sv.qsf 의 모든 위치 제약 조건을 제거하고 디자인을 다시 컴파일합니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    Stratix® V GX FPGA

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