문서 ID: 000081303 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-09-11

DDR2 SDRAM 고성능 컨트롤러 MegaCore 또는 ALTMEMPHY 메가 기능을 포함하는 설계에 대해 클럭에서 스트로브(DQS 대 CK) 타이밍 경로에 부정적인 타이밍 여백이 있는 이유는 무엇입니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

DDR2 SDRAM 고성능 컨트롤러 MegaCore® 또는 전용 PLL 출력을 사용하여 외부 메모리 클럭 입력 핀을 구동하는 ALTMEMPHY 메가 기능을 구현하는 Stratix® II 설계의 경우 Quartus® II 소프트웨어는 클럭이 스트로브(DQS 대 CK) 타이밍 관계에 대해 부정적인 타이밍 여백을 보고할 수 있습니다. 이 기능은 MegaWizard® Plug-In Manager의 PHY 설정 페이지에서 메모리 클럭 옵션을 활성화하기 위해 전용 PLL 출력을 사용할 때 PLL 출력을 사용합니다.

외부 메모리 장치는 CK/CK# 및 DQS 신호가 /-tDQSS 내에서 동시에 도착하도록 요구합니다. ALTMEMPHY 메가 기능 타이밍 스크립트는 이러한 요구 사항이 충족되는지 확인합니다. 전용 PLL 출력을 사용하여 메모리 클럭을 생성할 때 CK/CK# 출력 핀의 tCO 지연은 DQS 스트로브 출력 지연보다 작을 수 있습니다. 이러한 지연 차이로 인해 DQS와 CK 타이밍 관계에 대한 타이밍 위반이 발생할 수 있습니다.

CK/CK# 출력을 구동하는 데 사용되는 PLL 출력의 위상 이동 설정을 조정하여 이러한 타이밍 위반을 해결할 수 있습니다. Stratix II ALTMEMPHY 설계에서 PLL의 c3 출력 카운터는 CK/CK# 출력을 생성합니다. 다음 절차는 필요한 단계에 대해 설명합니다.

  1. DQS와 CK 타이밍 관계에 대해 보고된 설정 및 보류 시간 여유의 평균을 계산합니다.
  2. 설정의 균형을 맞추고 시간 여유를 유지하는 데 필요한 추가 PLL 위상 이동을 결정합니다.
  3. MegaWizard 플러그인 관리자를 사용하여 ALTPLL 메가 기능 인스턴스 _phy_alt_mem_phy_pll_sii 편집합니다.
  4. 2단계 결과에 따라 적절한 PLL 카운터 출력에 대한 위상 이동 설정을 조정합니다.
  5. PLL 메가 기능 인스턴스를 재생성합니다.
  6. 디자인을 다시 컴파일하고 모든 타이밍 슬랙이 긍정적인지 확인합니다.

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