문서 ID: 000081319 콘텐츠 형태: 제품 정보 및 문서 마지막 검토일: 2014-03-11

Quartus® II 소프트웨어 생성 IBIS 파일을 통해 동적 OCT로 양방향 신호를 시뮬레이션하려면 어떻게 합니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus II 13.1 이전의 소프트웨어 버전에서는 동적 온 칩 종료(OCT)가 있는 양방향 핀의 입력 측면을 시뮬레이션하는 흐름이 솔루션에 설명되어 있습니다.

    www.intel.com/content/www/kr/ko/support/programmable/articles/000081259.html

    Quartus® II 소프트웨어 v13.1의 V 시리즈 FPGAs(Stratix® V, Arria® V 및 Cyclone® V)의 경우 동적 OCT와 양방향 I/O를 사용하는 경우 Quartus II 소프트웨어 생성 IBIS 파일에는 출력 및 입력 종료 모델이 모두 포함됩니다. 4.2 이상 IBIS 모델 버전에 대해 지원됩니다.

    동적 OCT는 출력 작업 중 신호가 일련의 온칩 종료를 사용하고 입력 작업 중 병렬 온칩 종료를 사용하는 데 사용됩니다. 일반적으로 외부 메모리 인터페이스 IP에 사용됩니다.

    Quartus II 소프트웨어 v13.1 동적 OCT IBIS 모델에는 "g50c_r50c"로 끝나는 이름이 있습니다.  예: sstl15i_ctnio_g50c_r50c.

    시뮬레이션 도구에서 IBIS 모델은 버퍼에 부착됩니다.

    • 버퍼가 출력으로 할당되면 시리즈 종료(r50c)가 사용됩니다.
    • 버퍼가 입력으로 할당되면 병렬 종료(g50c)가 사용됩니다.
    해결 방법

    이 문서는 Quartus II 핸드북의 향후 버전에 기록될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 15 제품

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

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