문서 ID: 000081356 콘텐츠 형태: 문제 해결 마지막 검토일: 2011-11-11

혼합 언어로 ModelSim을 사용하는 경우 10GBASE-R, 사용자 정의, Interlaken, 낮은 지연 시간, PCI Express PIPE 및 XAUI 트랜시버 PHY IP 코어의 시뮬레이션이 Stratix V에 실패합니다.

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    10GBASE-R 시뮬레이션, 사용자 정의, Interlaken, 지연 시간이 낮음, PCI Express PIPE 및 Stratix 위한 XAUI 트랜시버 PHY IP 코어 혼합 언어로 ModelSim을 사용하는 경우 V 장치가 실패합니다.

    해결 방법

    옵션으로 -novpt ModelSim 최적화 해제 의 명령입니다 vsim .

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    Stratix® V FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.