문서 ID: 000081369 콘텐츠 형태: 제품 정보 및 문서 마지막 검토일: 2006-02-13

Stratix 장치의 향상된 위상 잠금 루프(PLL)를 실시간으로 업데이트하거나 재구성하는 데 얼마나 걸립니까?

환경

    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명 카운터 및 지연 요소 설정에서 이동하는 데 사용되는 PLL의 SCANCLK 포트는 최대 25MHz로 클럭할 수 있습니다. 모든 스캔 레지스터가 로드되면 Stratix™ PLL이 새로운 설정으로 업데이트되고 20ms 이내로 다시 락됩니다.

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Stratix® FPGA

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