PCI 컴파일러 3.2.0 및 Quartus® II 4.1을 사용하면 PCI 설계가 Stratix 또는 Stratix GX 장치를 타겟팅할 때 입력 타이밍 요구 사항을 충족하지 못하는 경우가 있습니다. 66MHz PCI 작업의 경우 PCI 입력 신호는 3 ns의 입력 설정 요구 사항(tsu)과 0 ns의 보류 요구 사항(th)을 충족해야 합니다. 33 MHz PCI 작업의 경우 PCI 입력 신호는 7 ns의 tsu 요구 사항과 0 ns의 th 요구 사항을 충족해야 합니다. 입력 설정 실패는 66MHz 작동만 필요한 설계에 영향을 줍니다. 보류 오류는 66MHz 작동 또는 33MHz 작업이 필요한 설계에 영향을 줄 수 있습니다. 실패는 PCI 출력 레지스터(예: AD)를 제어하는 PCI 입력 신호(예: trdyn)가 2단계 로직(2개의 LEs)을 통과할 때 발생합니다. tsu Quartus II에서 최대 여유를 얻으려면 출력 레지스터 근처에 로직 어레이 블록(LAB)에 두 LEs를 모두 배치해야 합니다. Quartus II는 논리를 시간의 99%에 적합한 위치에 배치합니다(이 분석은 코어 자체에 포함됨). 1% 실패는 순전히 무작위입니다. 일반적으로 tsu 요구 사항을 충족하지 못하는 1~2개의 경로가 표시됩니다. tsu의 실패 마진은 일반적으로 50 ps에서 500 ps 범위입니다. th 실패의 경우 여러 경로가 요구 사항을 충족하지 못하는 것을 볼 수 있습니다.
타이밍을 맞추기 위해 다음 단계를 수행하십시오.
- 제공된 Altera® 제약 파일 사용
제공된 제약 파일 Altera 올바르게 사용하고 있는지 확인하십시오. 자세한 내용은 PCI 컴파일러 사용자 가이드 rev. 3.2.0의 부록 B 를 참조하십시오.
- Quartus II Fitter 시드 변경
Fitter Seed를 변경하면 일반적으로 대부분의 타이밍 오류가 해결되며 입력 타이밍 오류 해결을 위한 권장 솔루션입니다. 시드를 변경하면 초기 배치 구성에 영향을 미치며 종종 다른 피터 결과가 발생합니다. Quartus II Fitter는 설계의 타이밍 요구 사항을 최적화하려고 할 때 시드를 초기 배치 구성으로 사용합니다. 각 시드 값은 다소 다른 적합성을 초래하기 때문에 여러 시드를 시도하여 우수한 피팅 결과를 얻을 수 있습니다. 초기 배치용 시드는 설정 대화 상자(할당 메뉴)의 Fitter 설정 페이지의 시드 설정에 의해 제어됩니다. 기본적으로 Quartus II Fitter는 1의 시드를 사용합니다. 다른 비 음성 정수 값을 시드로 지정할 수 있습니다. 시드 변경에 대한 자세한 내용은 Quartus II 핸드북 또는 Quartus II 온라인 도움말을 참조하십시오.
시드를 변경하면 더 나은 피팅을 생성할 수도 있으며 그렇지 않을 수도 있습니다. 따라서 더 나은 적합성을 달성할 수 있도록 다른 씨앗을 시도해야 할 수도 있습니다. 설계가 타이밍을 충족하면 시드를 잠글 수 있습니다. 그러나 시드가 잠긴 후 설계를 변경하면 다시 오류가 발생할 수 있습니다. 또한 Altera 디자인 스페이스 익스플로러(DSE)를 사용하여 Quartus II 소프트웨어에서 시드를 포함한 복잡한 흐름 매개변수를 스윕하여 설계 성능을 최적화할 수 있습니다. DSE에 대한 자세한 내용은 Quartus II 핸드북 또는 Quartus II 온라인 도움말 을 참조하십시오. 문서의 나머지 부분에는 입력 타이밍 오류를 해결하기 위해 사용자가 시도할 수 있는 몇 가지 다른 옵션이 있습니다. Altera 시드를 변경해도 문제가 해결되지 않는 경우에만 이러한 옵션을 시도할 것을 권장합니다.
- 더 엄격한 tsu 요구 사항 지정
tsu 오류의 경우 실패한 PCI 입력에 대해 더 엄격한 tsu 요구 사항을 지정할 수 있습니다. 예를 들어, 실패한 tsu 경로가 PCI 신호 trdyn에서 시작된 경우 이 신호에 대한 tsu 요구 사항을 3.0 ns 대신 2.9 ns로 변경합니다. tsu 요구 사항은 할당 편집기 페이지(할당 메뉴)에서 타이밍 범주를 선택하고 trdyn 신호에 대한 tsu 요구 사항을 수정하여 변경할 수 있습니다.
- 타이밍 요구 사항을 충족하기 위해 입력 지연을 늘리십시오.
Stratix 장치 IOE에는 제로 홀드 시간을 보장하기 위해 활성화할 수 있는 프로그래밍 가능한 지연이 포함되어 있습니다. 프로그래밍 가능한 지연에 대한 자세한 내용은 Stratix 핸드북을 참조하십시오. 기본적으로 Quartus II에는 입력 지연이 포함되지 않습니다. 입력 지연을 늘리기 위한 Quartus II 로직 옵션을 "내부 셀에 대한 입력 지연 감소"라고 하며 그 값을 "큰"으로 설정해야 합니다. 이 할당은 할당 편집기를 사용하여 로직 옵션 범주를 선택할 수 있습니다. 이 로직 할당은 PCI 입력 신호에서 코어 내부의 내부 레지스터로 지정되어야 합니다. 또는 이 로직 옵션 할당은 에서 직접 수행할 수 있습니다. QSF 파일. 다음 예에서는 PCI 입력 신호 irdyn에서 pci_mt32 코어 내부의 내부 레지스터로 할당된 이 할당을 보여줍니다.
set_instance_assignment -name STRATIX_DECREASE_INPUT_DELAY_TO_INTERNAL_CELLS LARGE -from irdyn -to "pci_mt32:pci_mt32_inst\|pcimt32_t:trg\|LR_PXFR_r1"
- tsu 오류에 LogicLock™ 사용
절차는 복잡할 수 있으므로 숙련된 사용자에게만 LogicLock을 사용하는 것이 좋습니다. 앞서 설명한 바와 같이 tsu 오류는 PCI 출력 레지스터(예: AD)를 제어하는 PCI 입력 신호(예: Trdyn)가 2단계 로직(2개의 LEs)을 통과할 때 발생합니다. 타이밍을 맞추기 위해 고정된 LogicLock 영역을 생성하고 출력 레지스터 근처에 LAB에 2개의 LEs를 배치할 수 있습니다. LogicLock 사용에 대한 자세한 내용은 Quartus II 문서를 참조하십시오.
- th 오류에 LogicLock 사용
th 요구 사항을 충족하기 위해 사용자는 LogicLock 영역을 생성하여 입력 레지스터를 입력 핀에서 멀리 이동할 수 있습니다.