문서 ID: 000081467 콘텐츠 형태: 제품 정보 및 문서 마지막 검토일: 2013-10-14

프로토콜(CvP) 업데이트 모드를 통해 구성을 사용할 때 패브릭만 구성 시간을 추정하려면 어떻게 합니까?

환경

  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    패브릭 구성이 CvP 업데이트 모드를 사용하는 데 걸리는 시간 추정을 위해 패브릭 크기를 계산하고 예상 구성 데이터 속도를 이해해야 합니다.

    Altera® FPGAs 압축되지 않은 .rbf 크기는 각 장치 핸드북과 해당 장치 핸드북 모두에서 찾을 수 있습니다. Altera FPGAs 사용자 가이드(PDF)에서 프로토콜(CvP) 구현을 통한 구성 .

    특정 장치의 패브릭 크기를 확인하려면 총 구성 rbf 크기에서 IO 링(IOCSR) rbf 크기를 빼기만 하면 됩니다.

    • 선택한 PCI Express 링크 폭 또는 속도에 관계없이 가능한 최대 CvP 속도는 3Gbps입니다.

    특정 PCI Express 구성에 대한 달성 가능한 CvP 속도는 아래에 제공되지만 실제 링크 활용도는 시스템 의존성입니다.

    CvP 구성 속도는 사용 중인 HardIP 구성에 따라 달라집니다.

    응용 프로그램 계층에서 32비트 레지스터를 사용할 때는 8%의 링크 사용률을 예상해야 합니다.

    When using a 64bit register in the application layer, 14.4% Link Utilization should be expected

    Gen1x1 = 0.16 또는 0.288Gbps
    Gen1x4 = 0.64 또는 1.152Gbps
    Gen1x8 = 1.28 또는 2.304Gbps
    Gen2x1 = 0.32 또는 0.576Gbps
    Gen2x4 = 1.28 또는 2.304Gbps
    Gen2x8 = 2.56 또는 3(최대)Gbps

    따라서 패브릭 rbf 크기를 파악하고 예상 CvP 구성 속도를 사용하여 CvP 패브릭 구성 시간을 계산할 수 있습니다.

    또한 압축을 사용하여 패브릭 파일 크기를 줄여 구성 시간을 더 줄일 수 있습니다.

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