문서 ID: 000081471 콘텐츠 형태: 오류 메시지 마지막 검토일: 2013-03-04

내부 오류: 하위 시스템: TIS_RC, 파일: /quartus/tsm/tis/tis_physical_timing_av_ffpll.cpp, 라인: 584

환경

    인텔® Quartus® II 구독 에디션
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Quartus® II 소프트웨어 버전 12.0 이상에서 문제가 발생하여 설계가 연결되지 않은 출력 클럭이 있는 PLL 인텔® FPGA IP 포함하는 Stratix® V FPGA 디자인을 대상으로 하는 경우 Fitter 중에 이 오류가 나타날 수 있습니다.

해결 방법

이 문제를 해결하려면 PLL(위상 잠긴 루프) 출력 클럭을 원하는 로직에 연결하거나 PLL 인텔® FPGA IP 인스턴스화에서 제거하십시오.

이 문제는 Quartus® II 소프트웨어 버전 12.1.1부터 해결됩니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 4 제품

Stratix® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Stratix® V E FPGA

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