문서 ID: 000081471 콘텐츠 형태: 오류 메시지 마지막 검토일: 2013-03-04

내부 오류: 하위 시스템: TIS_RC, 파일: /quartus/tsm/tis/tis_physical_timing_av_ffpll.cpp, 라인: 584

환경

  • 인텔® Quartus® II 구독 에디션
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어 버전 12.0 이상에서 문제가 발생하여 설계가 연결되지 않은 출력 클럭이 있는 PLL 인텔® FPGA IP 포함하는 Stratix® V FPGA 디자인을 대상으로 하는 경우 Fitter 중에 이 오류가 나타날 수 있습니다.

    해결 방법

    이 문제를 해결하려면 PLL(위상 잠긴 루프) 출력 클럭을 원하는 로직에 연결하거나 PLL 인텔® FPGA IP 인스턴스화에서 제거하십시오.

    이 문제는 Quartus® II 소프트웨어 버전 12.1.1부터 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 4 제품

    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Stratix® V E FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.