문서 ID: 000081550 콘텐츠 형태: 문제 해결 마지막 검토일: 2011-09-14

Stratix V 장치에서 10GBASE-R PHY 설계 예와 함께 10GbE MAC에 대한 TimeQuest 타이밍 분석기 실패

환경

  • 인텔® Quartus® II 구독 에디션
  • 이더넷
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    10GBASE-R PHY 설계 예와 함께 10GbE MAC을 컴파일할 때 Stratix V 장치에서 Quartus II TimeQuest 타이밍 분석기 보고서 클럭 설정 타이밍 분석 보고서에서 오류가 발생했습니다. 또한 클럭 홀드 타이밍 분석 보고서에서 실패를 보고합니다.

    이 문제는 10GBASE-R PHY 설계를 사용하는 10GbE MAC에 영향을 미칩니다. Stratix V 장치의 예입니다.

    해결 방법

    이 문제를 방지하려면 컴파일하기 전에 다음 단계를 따르십시오. 설계 예:

    1. 에서 SDC 제약 파일 top.sdc 를 엽니다. altera_eth_10g_mac_base_r 디렉토리입니다.
    2. 파일에 다음 줄을 추가합니다.
    set_clock_groups -exclusive -group {clk_50Mhz} -group {*|ch[0].sv_xcvr_10gbaser_native_inst|tx_pll|altera_pll_156M~PLL_OUTPUT_COUNTER|divclk}

    이 문제는 향후 10Gbps 버전에서 해결됩니다. 이더넷 MAC 메가코어 기능.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    Stratix® V FPGA

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