문서 ID: 000081579 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-01-09

PCI Express(PIPE)용 PHY IP 코어에 대한 Fixedclk 올바르지 않음 정의

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    PHY에서 fixclk 버전 11.1의 정의 트랜시버의 PCI Express(PIPE) 장을 위한 IP 코어 PHY IP 코어 사용자 가이드, 연결해야 한다고 명시 별도의 무료 실행 클럭 입력 소스에 연결합니다. 그러나, 이 별도 클럭이 필요하지 않습니다. 에서 파생할 fixedclk pll_ref_clk수 있습니다.

    해결 방법

    해결 방법이 필요하지 않습니다. 이 문제는 버전에서 해결되었습니다. 트랜시버 12.0 PHY IP 코어 사용자 가이드.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    Stratix® V FPGA

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