쿼투스® II 소프트웨어 버전 11.1SP2에서 Stratix® III 또는 Stratix IV에서 단일 PLL 및 DLL을 공유하는 여러 RLDRAM II 인터페이스를 구현할 때, CK/DK 분석은 절단해야 하는 잘못된 타이밍 위반을 나타낼 수 있습니다. 각 인터페이스가 일반 클럭 버퍼에 다른 SDC 클럭 이름을 제공하기 때문에 잘못된 타이밍 위반이 발생합니다. 모든 새로운 클럭 이름은 기존 false-path 제약조건에 포함되지 않는 새로운 타이밍 경로 집합을 초래합니다.
단일 PLL 및 DLL을 공유하는 여러 RLDRAM II 인터페이스를 구현할 때 CK 클럭 도메인과 관련된 타이밍 위반이 발생하는 이유는 무엇입니까?
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