문서 ID: 000081679 콘텐츠 형태: 문제 해결 마지막 검토일: 2015-08-25

DDR3 UniPHY 기반 컨트롤러를 Cyclone® V 또는 Arria® V SoC 디바이스의 1사분면 또는 2사분면에 배치할 수 없는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • UniPHY 인텔® FPGA IP 탑재 DDR3 SDRAM 컨트롤러
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    DDR3 UniPHY 기반 컨트롤러를 1사분면 또는 2사분면에 배치하려고 하면 다음과 같은 오류가 발생합니다.

    오류(175020): 지역(0, 31)에서 (0, 81)에 대한 PLL 출력 카운터의 잘못된 제약 조건: 지역에 유효한 위치가 없습니다.
    오류(177013): 대상이 잘못된 지역에 있으므로 PLL 출력 카운터 출력에서 대상 이중 지역 클럭 드라이버로 라우팅할 수 없습니다.

    UniPHY 기반 컨트롤러는 pll_afi_clk, pll_addr_cmd_clk 및 pll_config_clk 신호에 이중 지역 클럭을 사용합니다. 이는 인터페이스가 장치의 전체 측면에 걸쳐 있을 수 있도록 하기 위한 것입니다.

    Cyclone® V SoC 및 Arria® V SoC 장치의 특정 사분면에는 이중 지역 클럭이 없습니다.

    해결 방법

    DDR3 UniPHY 기반 컨트롤러를 1사분면 또는 2사분면에 배치할 수 있습니다. QSF 파일에서 DDR3 컨트롤러가 이중 지역 클럭 할당 대신 지역 클럭 할당을 사용하는지 확인해야 합니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 7 제품

    Cyclone® V FPGA 및 SoC FPGA
    Arria® V FPGA 및 SoC FPGA
    Cyclone® V SE SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V SX SoC FPGA

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