문서 ID: 000081694 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-10-05

Stratix III, Stratix IV, Arria II HardCopy III 및 HardCopy IV 장치에서 DPA 및 소프트 CDR 모드로 LVDS를 사용할 때 채널 배치 지침은 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    LVDSin  DPA 및 Soft-CDR 모드를 사용할 때의 채널 배치 지침에 대해 설명합니다.  아래 표 1은 Stratix® III, Stratix IV, Arria® II HardCopy III 및 HardCopy® IV 장치의 데이터 속도를 기준으로 지원되는 PLL의 최대 LVDS 채널 거리를 설명합니다.

     

    표 1. 데이터 속도에 따라 PLL에서 지원되는 최대 LVDS 채널 거리

    데이터 속도 범위(Gbps)PLL의 최대 # 전체 듀플렉스 LVDS 채널
    >=1.25018
    1.000 ~<1.25020
    0.500 ~<122
    < 0.530

    센터 PLL을 사용하여 DPA 지원 LVDS 채널을 구동할 때 표 1의 채널 수는 채널 거리를 한 방향으로 나타냅니다.  센터 PLL은 각 방향을 구동할 수 있으므로 센터 PLL로 구동할 수 있는 총 DPA 지원 LVDS 채널 수는 표 1에 표시된 숫자의 2배입니다.  예를 들어, 1.25Gbps보다 크거나 동일한 데이터 속도의 경우, 센터 PLL은 총 36개 채널에 대해 위의 18개 채널과 아래 18개 채널을 구동할 수 있습니다.

    해결 방법

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    관련 제품

    이 문서는 다음 항목에 적용됩니다. 10 제품

    HardCopy™ III ASIC 장치
    Arria® II GZ FPGA
    Arria® II GX FPGA
    Stratix® IV GT FPGA
    Stratix® IV E FPGA
    Stratix® IV GX FPGA
    HardCopy™ IV GX ASIC 장치
    HardCopy™ IV E ASIC 장치
    Stratix® IV FPGA
    Stratix® III FPGA

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    1

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