설명
Qsys 내에서 VHDL 생성을 사용할 때 직렬 RapidIO® MegaCore의 Avalon®-MM 슬레이브 포트에 대한 주소 번역이 올바르지 않습니다.
Qsys는 항상 0까지 확장되는 경계가 있는 벡터를 사용하지만 직렬 RapidIO MegaCore는 주소를 2까지 지정합니다.
해결 방법
Qsys 내에서 Verilog 언어를 사용할 때는 이 문제가 발생하지 않습니다.
이 문제는 Quartus® II 소프트웨어의 향후 버전에서 해결됩니다.