문서 ID: 000081772 콘텐츠 형태: 문제 해결 마지막 검토일: 2011-11-24

ECC 및 CSR 설계 실패 타이밍

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    고성능 컨트롤러 II로 만든 설계용 (HPC II) 버전 11.0 또는 나중에 구성 및 상태 활성화로 구성 인터페이스 등록 또는 오류 감지 및 수정 활성화 로직 옵션 활성화, ECC 및 CSR Quartus II 소프트웨어의 타이밍이 실패합니다.

    해결 방법

    이 문제에 대한 해결 방법은 다음과 같습니다.

    1. 프로젝트에 새 SDC 파일을 만듭니다.
    2. SDC 파일에 다음 줄을 추가합니다.set_multicycle_path -from [get_keepers {*csr_*}] -to [get_keepers {*}] -setup -end 2 set_multicycle_path -from [get_keepers {*csr_*}] -to [get_keepers {*}] -hold -end 2
    3. 추가/제거 를 클릭하여 프로젝트에 SDC 파일을 추가합니다 . 프로젝트 메뉴에서 프로젝트 내 파일 .

    이 문제는 향후 DDR2 버전에서 해결되며, 유니피를 탑재한 DDR3 SDRAM 컨트롤러.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® 프로그래밍 가능 장치

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.