문서 ID: 000081888 콘텐츠 형태: 오류 메시지 마지막 검토일: 2013-12-11

오류(175001): PLD 코어에서 I/O 핀으로 신호를 라우팅하는 데 필요한 경로를 배치할 수 없습니다.

환경

    인텔® Quartus® II 구독 에디션
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Arria® V 또는 Cyclone® V SoC를 사용할 때 Quartus® II 소프트웨어 버전 13.0 및 13.1에서 이 오류가 나타날 수 있습니다. 이 오류는 하드 프로세서 시스템(HPS) I/O 핀을 사용하고 FPGA 설계에서 ALTLVDS 인텔® FPGA IP 인스턴스화할 때 발생합니다.

유효한 오류는 아닙니다. HPS I/O 핀과 FPGA I/O 핀 사이에는 리소스 의존도가 없습니다.

해결 방법

Quartus II 소프트웨어 버전 13.1에 대한 이 오류를 해결하려면 다음 패치를 다운로드하십시오.

 

관련 제품

이 문서는 다음 항목에 적용됩니다. 4 제품

Arria® V ST SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V SX SoC FPGA
Cyclone® V SX SoC FPGA

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