문서 ID: 000081942 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-12-19

외부 메모리 인터페이스의 UniPHY 기반 PHY 전용 인스턴스에서 afi_rlat 접지와 연결된 이유는 무엇입니까?

환경

    인텔® Quartus® II 구독 에디션
    UniPHY 인텔® FPGA IP 탑재 DDR3 SDRAM 컨트롤러
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

PHY 전용 설계에는 afi_rlat 신호 사용이 지원되지 않습니다.

해결 방법

해결 방법은 afi_rdata_valid 신호를 사용하여 유효한 읽기 데이터를 사용할 수 있는 시기를 결정하는 것입니다.

자세한 내용은 외부 메모리 인터페이스 핸드북 을 참조하십시오.

관련 제품

이 문서는 다음 항목에 적용됩니다. 17 제품

Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Stratix® IV GX FPGA
Stratix® III FPGA
Stratix® IV GT FPGA
Stratix® V E FPGA
Stratix® IV E FPGA

1

이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.