설명
Quartus® II 소프트웨어 버전 13.0 SP1과 패치 1.dp5의 문제로 인해 다음 기준이 충족될 때 TimeQuest 타이밍 분석기 내에서 컴파일의 Fitterstage 동안 특정 경고 메시지와 보고서 DDR 문제를 관찰하게 됩니다.
derive_pll_clocksUniPHY 기반 메가 기능으로 생성되는 .sdc 파일 이후에 Synopsys Design Constraint(.sdc) 파일에서 호출됩니다.- 다음 주파수 범위와 함께 사용되는 UniPHY 기반 DDR2 또는 DDR3 메모리 콘톨러:
|
장치 |
메모리 주파수(MHz) |
|---|---|
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® Cyclone V E/GX/GT |
250 <= f <= 400 |
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® Arria V GX/GT | 250 <= f < 450 |
TimeQuest 타이밍 분석기를 사용하여 정적 타이밍 분석 중에 다음 경고가 나타날 수 있습니다.
Warning (332088): No paths exist between clock target "<variation name>|altera_pll_i|general[0].gpll~PLL_OUTPUT_COUNTER|divclk" of clock "<variation name>|altera_pll_i|general[0].gpll_afi_clk" and its clock source. Assuming zero source clock latency.
해결 방법
이 문제를 해결하려면 아래 패치를 다운로드하여 설치하십시오. Quartus II 소프트웨어 버전 13.0 SP1 패치 1.dp5는 아래 패치가 제대로 작동하려면 설치해야 합니다.
- Windows용 버전 13.0 SP1 패치 1.dp5l 다운로드(.exe)
- Linux용 버전 13.0 SP1 패치 1.dp5l 다운로드(.run)
- Quartus II 소프트웨어 버전 13.0 SP1 패치 1.dp5l(.txt)에 대한 Readme 다운로드
EMIF IP를 재생성해야 하며 위의 패치가 성공적으로 설치된 후 디자인을 다시 컴파일해야 합니다.
이 문제는 Quartus II 소프트웨어의 향후 버전에서 해결됩니다.