문서 ID: 000081997 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-01-07

Stratix V, Arria V 및 Cyclone V 트랜시버 장치의 여러 트랜시버 인스턴스 간에 Tx PLL을 공유하는 일반적인 규칙은 무엇입니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Stratix® V, Arria® V 및 Cyclone® V 트랜시버 장치의 여러 트랜시버 인스턴스 간에 Tx PLL을 공유하는 일반적인 규칙은 다음과 같습니다.

  • Tx PLL을 공유하려는 모든 트랜시버 인스턴스에는 일반적인 refclk 입력이 있어야 합니다.
  • Tx PLL을 공유하려는 모든 트랜시버 인스턴스에는 공통 Tx PLL VCO(기본 데이터 속도) 주파수가 있어야 합니다.
  • Tx PLL을 공유하려는 모든 트랜시버 인스턴스에는 일반적인 Tx PLL 리셋 또는 전원 다운 입력이 있어야 합니다.
  • Tx PLL을 공유하려는 모든 트랜시버 인스턴스에는 공통 재구성 컨트롤러가 있어야 합니다.
  • 동적 재구성을 구현하는 설계에 대한 Tx PLL을 공유하려면 Tx PLL을 공유하는 각 트랜시버에 대해 Quartus® II XCVR_TX_PLL_RECONFIG_GROUP QSF 할당이 필요합니다.

위의 요구 사항을 준수하지 않으면 Quartus® II No Fit 오류가 발생할 수 있습니다.

자세한 내용은 장치별 핸드북 또는 PHY IP Userguide 를 참조하십시오.

관련 제품

이 문서는 다음 항목에 적용됩니다. 12 제품

Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA

추가적 도움이 필요하십니까?

지원팀 연락처

보증 제외

1

본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.