문서 ID: 000082008 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-11-17

Stratix® V 장치의 직접 쓰기 방법을 사용하여 Rx CDR PLL 동적 재구성을 구현할 때 RTL 시뮬레이션과 하드웨어 간의 동작에 차이가 있습니까?

환경

    인텔® Quartus® II 구독 에디션
    PLL 인텔® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

예, Stratix® V 장치에서 직접 쓰기 방법을 사용하여 Rx CDR PLL 동적 재구성을 구현할 때 RTL 시뮬레이션과 하드웨어 간의 동작에 차이가 있을 수 있습니다.

해결 방법

RTL 시뮬레이션의 경우 직접 쓰기 방법을 사용하여 MIF 파일에 차이를 작성할 수 있습니다. 하드웨어의 경우 전체 Rx CDR PLL MIF 파일을 작성해야 합니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 4 제품

Stratix® V GX FPGA
Stratix® V GT FPGA
Stratix® V FPGA
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