문서 ID: 000082084 콘텐츠 형태: 문제 해결 마지막 검토일: 2011-11-15

Stratix V 장치에서 충족되지 않는 타이밍

환경

  • 인텔® Quartus® II 구독 에디션
  • 이더넷
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    멀티 포트 트리플 스피드 이더넷 MegaCore 기능 설계 대상 Stratix V 장치가 타이밍 요구 사항을 충족하지 못할 수 있습니다.

    이 문제는 멀티 포트 트리플 스피드 이더넷 MegaCore에 영향을 미칩니다. Stratix V 장치를 대상으로 하는 기능 설계.

    해결 방법

    해결 방법이 없습니다. 이 문제는 향후 버전에서 해결될 것입니다. 트리플 스피드 이더넷 메가코어 기능.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    Stratix® V FPGA

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    1

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