문서 ID: 000082089 콘텐츠 형태: 문제 해결 마지막 검토일: 2018-10-30

PCI Express* IP 코어 버전 18.1용 인텔® Stratix® 10 하드 IP를 컴파일하는 동안 최소 펄스 폭 타이밍 위반 정보 메시지가 보고되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • PCI Express*용 Avalon-MM 인텔® Stratix® 10 하드 IP
  • PCI Express*용 Avalon-ST 인텔® Stratix® 10 하드 IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    PCI Express* IP 코어 버전 18.1용 인텔® Stratix® 10 하드 IP의 문제로 인해 컴파일 중에 최소 펄스 폭 타이밍 위반 정보 메시지가 나타날 수 있습니다.

     

     

    해결 방법

    이 메시지는 안전하게 무시될 수 있습니다.

    이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 19.1부터 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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