문서 ID: 000082090 콘텐츠 형태: 문제 해결 마지막 검토일: 2018-10-11

이더넷용 H-Tile Hard IP에 대한 CSR 읽기/쓰기 액세스 인텔® Stratix® 10 FPGA IP 코어가 100개 이상의 Avalon®-MM 클럭 사이클(reconfig_clk)을 취하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 이더넷
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    이 더넷용 H-Tile Hard IP에 대한 CSR 읽기/쓰기 액세스 인텔® Stratix® 10 FPGA IP 코어는 시뮬레이션에 표시된 대로 100개 이상의 Avalon®-MM 클럭 사이클(reconfig_clk)을 수행합니다.

    이는 H-tile Hard IP 이더넷 인텔 Stratix 10 FPGA 코어의 8비트 CSR 인터페이스로 인해 예상되는 동작입니다. 각 사용자 Avalon®-MM 32비트 인터페이스 읽기/쓰기 결과 32비트 ~8비트 버스 데이터 폭 변환 로직으로 추가 액세스 지연 시간이 발생합니다.


    참고: 낮은 지연 시간 100G 이더넷 인텔® Stratix® 10 FPGA IP 코어 (소프트 IP) CSR 인터페이스에는 이 추가 지연 시간이 없습니다.

    해결 방법

    적용되지 않음

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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    보증 제외

    1

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