설명
이더넷 Stratix® 10 FPGA IP 코어용 H-타일 하드 IP에 대한 CSR 읽기/쓰기 액세스는 시뮬레이션에서 볼 수 있듯이 100 Avalon®-MM 클록 사이클(reconfig_clk) 이상을 차지합니다.
이는 H-타일 하드 IP 이더넷 Stratix 10 FPGA 코어의 8비트 CSR 인터페이스로 인해 예상되는 동작입니다. 각 사용자 Avalon®-MM 32비트 인터페이스 읽기/쓰기로 인해 32비트에서 8비트로의 버스 데이터 폭 변환 로직이 생성되어 추가 액세스 대기 시간이 발생합니다.
참고: 짧은 대기 시간 100G 이더넷 Stratix® 10 FPGA IP 코어 (소프트 IP) CSR 인터페이스에는 이러한 추가 대기 시간이 없습니다.
해결 방법
해당 없음