문서 ID: 000082097 콘텐츠 형태: 문제 해결 마지막 검토일: 2018-06-11

인텔® Arria® 10 10GBASE-R 설계 예제 사용자 가이드 및 시뮬레이션 테스트 벤치 파일에 잘못된 Tx/Rx SC FIFO 오프셋 주소가 표시되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 저지연 이더넷 10G MAC 인텔® FPGA IP
  • 1G 2.5G 5G 10G 멀티레이트 이더넷 PHY 인텔® FPGA IP
  • 10GBASE-R PHY 인텔® FPGA IP
  • 1G 10GbE 및 10GBASE-KR PHY 인텔® Arria® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Arria® 10 10GBASE-R 설계 예에 문제가 있어 RX SC FIFO의 레지스터 맵 오프셋 주소는 9400h이고 TX SC FIFO는 9600h입니다.

    그러나 "낮은 지연 시간 이더넷 10G MAC 인텔 Arria 10 FPGA IP 설계 예제 사용자 가이드"(ug-20016)에서 RX SC FIFO의 오프셋 주소는 D400h이고 TX SC FIFO는 D600h입니다.

     

     

    해결 방법

    TX SC FIFO 및 RX SC FIFO에 대한 10GBASE-R 설계 예의 레지스터 맵 오프셋 주소는 ug-20016 설계 예 사용자 가이드의 레지스터 맵 오프셋 주소와 일치하도록 수정됩니다.

    이 문제는 인텔® Quartus® Prime Software의 향후 버전에서 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Arria® 10 FPGA 및 SoC FPGA

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    1

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