문서 ID: 000082131 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-05-06

프로젝트에 CvP 모드가 활성화되어 있는 경우 JTAG를 통해 구성했을 때 Stratix V, Arria V 또는 Cyclone V 장치가 사용자 모드에 들어가지 못하는 이유는 무엇입니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명 A Stratix® V, Arria V 또는 Cyclone V 장치는 Quartus에서 .sof가 생성되는 경우 JTAG를 통해 구성했을 때 사용자 모드에 들어가지 못할 수 있습니다.® 프로토콜(CvP) 모드를 통한 구성이 활성화된 II 프로젝트. 이는 CvP 모드가 활성화되어 있고 JTAG를 통해 FPGA 구성할 때 구성이 완료된 후 PCIe IP(PCIe 링크를 통해)에 있는 CvP 모드 제어 레지스터에 서면으로 작성하여 장치가 사용자 모드로 진입할 수 있도록 했기 때문입니다.
해결 방법 JTAG를 통해 장치를 구성하려면 CvP 모드가 비활성화된 상태로 프로젝트를 다시 컴파일하여 새 .sof를 생성합니다.

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