문서 ID: 000082135 콘텐츠 형태: 문제 해결 마지막 검토일: 2011-11-11

Arria V 또는 Stratix V 장치를 대상으로 하는 CPRI MegaCore 기능 변형에는 추가 제약 조건이 필요합니다.

환경

  • 인텔® Quartus® II 구독 에디션
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    Arria V 또는 대상 CPRI MegaCore 기능 변형 Stratix V 장치에는 추가 프로젝트 설정이 필요합니다. 타이밍이 닫습니다.

    필요한 제약조건으로 인해 관련 타이밍 위반이 방지됩니다. 영향을 받는 변형에서 전역 재설정 신호를 제공합니다. 참고 사항 CPRI 라인 속도보다 높은 속도로 실행하도록 구성된 Arria V 변형 3072Mbps는 심부름의 영향을 받습니다. CPRI MegaCore 기능, Arria V GX 장치에서 타이밍 실패 3072Mbps 이상의 속도.

    해결 방법

    이 문제를 방지하려면 다음 제약 조건을 추가하십시오. Quartus II 프로젝트에 대한 Quartus 설정 파일(.qsf) :

    set_instance_assignment -name GLOBAL_SIGNAL OFF -to *local_reset

    set_instance_assignment -name GLOBAL_SIGNAL OFF -to *rx_digitalreset_serdes_txclk_sync2

    set_instance_assignment -name GLOBAL_SIGNAL OFF -to *rx_digitalreset_serdes_rxclk_sync2

    set_instance_assignment -name GLOBAL_SIGNAL OFF -to "*cpri_sink:ilane_inst[*].cpri_sink_inst|comb~0"

    set_instance_assignment -name GLOBAL_SIGNAL OFF -to "*cpri_src:ilane_inst[*].cpri_src_inst|comb~0"

    이 문제는 향후 CPRI MegaCore 버전에서 해결됩니다. 함수.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 2 제품

    Arria® V FPGA 및 SoC FPGA
    Stratix® V FPGA

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