문서 ID: 000082192 콘텐츠 형태: 오류 메시지 마지막 검토일: 2013-10-15

경고(332174): 무시된 필터 <variation name="">_p0.sdc(679): _UNDEFINED_PIN__driver_core_clk 시계와 일치할 수 없음</variation>

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어 버전 12.0sp2에서 하드 메모리 컨트롤러를 사용하고 IP Megawizard에서 생성한 폴더 대신 Qsys 또는 폴더에 <variation name>_example_design/example project 있는 파일에서 생성한 파일을 컴파일하면 다음 경고를 받을 수 있습니다.

    Warning (332174): Ignored filter at _p0.sdc(679): _UNDEFINED_PIN__driver_core_clk could not be matched with a clock

    pll_driver_core_clk 는 예시 프로젝트에만 해당되는 드라이버 클럭입니다. 예제 프로젝트를 사용하지 않는 경우 Quartus는 사용자 로직에서 드라이버 클럭을 인식하지 못합니다. 이로 인해 경고가 나타납니다.

    해결 방법

    경고를 안전하게 무시하고 PLL 참조 클럭에 대한 자체 타이밍 제약 조건을 만들 수 있습니다.

    이 문제는 Quartus II 소프트웨어 버전 13.0에서 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 11 제품

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Cyclone® V GX FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Cyclone® V SE SoC FPGA

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