문서 ID: 000082227 콘텐츠 형태: 문제 해결 마지막 검토일: 2018-09-27

이더넷 인텔® Stratix® 10 FPGA IP용 E-Tile Hard IP의 Avalon®-MM 인터페이스를 통해 리셋을 수행할 때 리셋 컨트롤러가 올바르게 작동하지 않는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 이더넷
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    이더넷용 E-Tile Hard IP의 코드 생성에 문제가 인텔® Stratix® 10 FPGA IP 버전 18.0으로 인해 리셋 컨트롤러용 파일 alt_ehipc3_sl_soft.sv 에서 잘못된 연결이 이루어집니다.

    해결 방법

    이 문제를 해결하려면 파일 /alt_ehipc3_180/synth/alt_ehipc3_sl_soft.sv 파일에서 다음 변경 사항을 수행하십시오.

    보낸 사람:

                .soft_tx_rst_in(i_sl_soft_csr_rst),

    .soft_rx_rst_in(i_sl_soft_tx_rst),

    .soft_csr_rst_in(i_sl_soft_rx_rst),

    받는 사람:

                .soft_tx_rst_in(i_sl_soft_tx_rst),

    .soft_rx_rst_in(i_sl_soft_rx_rst),

    .soft_csr_rst_in(i_sl_soft_csr_rst),

     

    이 문제는 이더넷 인텔® Stratix® 10 FPGA IP용 E-Tile Hard IP의 v18.0.1부터 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 TX FPGA

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    1

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