문서 ID: 000082270 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-11-20

PLL 위상 이동에 대한 RTL 시뮬레이션 결과가 ALTPLL 메가 기능 Cyclone III 및 Cyclone IV 장치에 올바르지 않은 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    RTL 시뮬레이션 결과는 PLL 설정에 따라 ALTPLL 메가 기능 생성 파일에 대한 잘못된 위상 이동을 표시할 수 있습니다.  이는 Cyclone® III 및 Cyclone IV 장치에서 VHDL 및 Verilog용으로 생성되는 ALTPLL 메가기능에 영향을 미칩니다.

    이 문제는 ALTPLL 메가 기능의 클럭을 사용하기 때문에 ALTLVDS 메가 기능 사용 시 RTL 시뮬레이션에도 영향을 미칩니다.

    해결 방법

    시뮬레이션에서 올바른 위상 이동 결과를 얻으려면 포스트 핏 시뮬레이션 모델(.vho 파일)을 사용할 수 있습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    Cyclone® III FPGA
    Cyclone® III LS FPGA
    Cyclone® IV E FPGA

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