RTL 시뮬레이션 결과는 PLL 설정에 따라 ALTPLL 메가 기능 생성 파일에 대한 잘못된 위상 이동을 표시할 수 있습니다. 이는 Cyclone® III 및 Cyclone IV 장치에서 VHDL 및 Verilog용으로 생성되는 ALTPLL 메가기능에 영향을 미칩니다.
이 문제는 ALTPLL 메가 기능의 클럭을 사용하기 때문에 ALTLVDS 메가 기능 사용 시 RTL 시뮬레이션에도 영향을 미칩니다.
시뮬레이션에서 올바른 위상 이동 결과를 얻으려면 포스트 핏 시뮬레이션 모델(.vho 파일)을 사용할 수 있습니다.