Altera Stratix® IV 트랜시버 기본(PMA Direct) 모드 구성에 대한 Quartus® II 9.0SP2에서 다음 문제를 확인했습니다.
소프트웨어 타이밍 모델은 예비 모델이며, 이로 인해 기본(PMA Direct) 모드 구성을 사용하는 설계에 타이밍 위반이 발생할 수 있습니다. 이 문제를 해결하려면 아래의 설계 지침을 따르십시오.
a) 수신기-FPGA 패브릭 인터페이스에서 설정 및 시간 요구 사항을 충족하려면,
복구된 클럭(rx_clkout)의 양수 가장자리를 사용하여 병렬 데이터(rx_dataout)를 캡처하고 SDC 파일에 다음 다중 사이클 제약 조건을 추가합니다.
set_multicycle_path -setup -from [get_registers rx_data_reg*] 0
set_multicycle_path -hold -from [get_registers rx_data_reg*] 0
rx_data_reg FPGA 코어에 있는 RX PMA의 rx_dataout 포트에서 RX 데이터를 캡처하는 데 사용되는 레지스터입니다.
b) 이 절차를 사용하여 컴파일된 설계에 타이밍 위반(트랜시버 데이터 속도 및 로직 사용률에 따라 달라짐)이 나타나면 rx_clkout 음의 가장자리를 사용하여 수신 병렬 데이터를 클럭하고 위에서 언급한 SDC 파일에서 위에서 언급한 다중 사이클 제약 조건을 제거합니다. 자세한 내용은 기본(PMA Direct) 모드에서 응용 프로그램 참고 AN580 -달성 타이밍 폐쇄 를 참조하십시오.(PDF).