문서 ID: 000082355 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-05-29

프로토콜을 통한 구성(CvP)이 Cyclone®V 또는 Arria®V의 PCIe Gen1 x1에서 코어 이미지 업데이트를 시작하지 못하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어 버전 13.1 업데이트 4 이하의 문제로 인해 CvP는 Cyclone®V 또는 Arria®V의 PCI Express® Gen 1 x1에서 타임아웃 오류를 보여주는 코어 이미지 업데이트를 시작하지 못할 수 있습니다.

    이 문제는 CvP 업데이트 모드와 CvP 초기화 모드 모두에서 코어 이미지 업데이트에 영향을 줍니다. CvP 초기화 모드에서 주변 이미지 구성 직후의 첫 번째 코어 이미지 구성에는 영향을 주지 않습니다. PCIe Gen 1 x4 또는 x8에서는 문제가 발생하지 않습니다.

    해결 방법

    이 문제를 방지하려면 다음 단계를 완료하십시오.

    1. alt_xcvr_reconfig라는 Reconfiguration Controller 인스턴스를 검색하고 디자인에서 전체 reconfig_controller 주석 처리합니다.
    2. 아래 Verilog HDL에서 주석 처리된 인스턴스 뒤에 5줄을 추가합니다(alt_xcvr_reconfig).

      와이어 [69:0] reconfig_to_xcvr_bus = {25\'H0, 1\'B1, 44\'H0};
      pcie_reconfig_driver_0_reconfig_mgmt_waitrequest 할당 = 1\'b0;
      할당 pcie_reconfig_driver_0_reconfig_mgmt_readdata = 32\'h0;
      alt_xcvr_reconfig_0_reconfig_busy_reconfig_busy = 1\'b0 할당;
      할당 alt_xcvr_reconfig_0_reconfig_to_xcvr_reconfig_to_xcv r = { 2 {reconfig_to_xcvr_bus}};

    이 문제는 Quartus® II 소프트웨어의 향후 릴리스에서 해결될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 4 제품

    Cyclone® V GT FPGA
    Cyclone® V GX FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA

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