문서 ID: 000082370 콘텐츠 형태: 문제 해결 마지막 검토일: 2018-08-15

인텔® Quartus® Prime Pro 컴파일은 25G 이더넷 인텔® FPGA IP FPGA 디자인을 컴파일할 때 "alt_e2550_ptp_fifo_top.sdc에서 무시된 set_max_skew"라는 경고 메시지를 표시하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 25G 이더넷 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    25G 이더넷 인텔® FPGA IP v18.0 이전 버전에 문제가 있는 경우, 인텔® Quartus® Prime 설계 컴파일은 VHDL에서 구현할 때와 설계에서 25G 이더넷 인텔 FPGA IP 여러 인스턴스로 구현할 때 "alt_e2550_ptp_fifo_top.sdc에서 무시된 set_max_skew"라는 경고 메시지를 표시합니다.

    해결 방법

    이 문제를 해결하려면:

    파일 alt_e2550_ptp_fifo_top.sdc 변경:

    보낸 사람:

    세트 inst_list [query_collection -list -all $inst]

    foreach each_inst $inst_list {

    받는 사람:

    foreach_in_collection each_inst_tmp $inst {

    each_inst 설정 [get_node_info -name $each_inst_tmp]

     

    이 문제는 인텔® Quartus® Prime Pro 버전 18.0.1부터 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 2 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA
    인텔® Arria® 10 FPGA 및 SoC FPGA

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    보증 제외

    1

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