문서 ID: 000082376 콘텐츠 형태: 문제 해결 마지막 검토일: 2018-01-03

JESD204B IP 타겟팅 인텔® Stratix® 10L-tile 프로덕션 장치를 컴파일할 때 한계 보류 시간 장애가 발생하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • JESD204B 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어의 여러 씨앗에 걸쳐 컴파일된 JESD204B IP의 배치 및 피팅이 다르기 때문에 데이터 속도가 13.5Gbps 이상인 인터페이스의 한계 보류 시간 장애가 발생할 수 있습니다. 코어 속도 등급이 -2 또는 -1인 인텔® Stratix® L-타일 생산 장치를 대상으로 할 때 이 문제가 발생할 수 있습니다.

     

    해결 방법

    설계 공간 탐색기를 사용하여 컴파일 결과를 다른 시드와 비교하고 타이밍을 통과하는 시드를 선택합니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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