설명
Stratix® II scandone 신호는 PLL 재구성 중에 높게 고정될 수 있습니다.
PLL 재구성으로 인해 스캔돈 신호가 Stratix II FPGA Family Errata Sheet(PDF)에 설명된 대로 높이 고정될 수 있는 세 가지 사례가 존재합니다.
Altmemphy 또는 DDR/DDR2 고성능 컨트롤러를 사용할 때 초기 교정 시퀀스를 완료하지 못할 수도 있습니다.
Altmemphy는 PLL 위상 시프트 스테핑을 사용하며 스칸돈으로 고정된 문제가 발생합니다. PHY는 Stratix II errata의 경우 3에 정의된 위상 시프트 스테핑 기능을 사용하여 M 또는 C[5.0] 카운터의 위상 이동을 재구성합니다. Altmemphy와 DDR/DDR2 고성능 컨트롤러의 단계 스테핑은 Quartus® II 소프트웨어 및 IP 버전 7.2 이전의 scandone에 의존했습니다. Scandone이 높게 고정되면 초기 교정 시퀀스에 PHY가 중단됩니다.
이는 Stratix II, Stratix II GX, HardCopy® II 및 Arria™ GX 장치에 영향을 미칩니다.
이는 Cyclone® II, Cyclone III, Stratix III 또는 Stratix IV 장치에 영향을 미치지 않습니다.
이 문제에 대한 해결 방법은 Quartus II 소프트웨어 버전 7.2SP1의 IP에서 구현되었습니다. 7.2SP1 또는 최신 버전의 Quartus II 소프트웨어를 사용하여 IP를 재생성하는 것이 좋습니다.