문서 ID: 000082526 콘텐츠 형태: 문제 해결 마지막 검토일: 2018-08-20

잘못된 완료 패킷을 수신할 때 인텔® Arria® 10 PCIe* 하드 IP 루트 포트가 AER 레지스터를 업데이트하지 않는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • PCI Express*용 인텔® Arria® 10 Cyclone® 10 하드 IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    인텔® Arria® 10 PCIe* 하드 IP가 엔드포인트에 메모리 읽기 요청을 보내고 엔드포인트가 잘못된 완료 패킷을 반환하는 경우 루트 포트가 루트 포트로 구성되면 루트 포트가 AER 레지스터를 업데이트하지 않고 조용히 삭제할 수 있습니다.

     

    이 문제는 실리콘 버그로 확인되었습니다.

    해결 방법

    이 문제를 해결하려면 사용자 응용 프로그램이 이러한 제한을 인식하고 완료 패킷을 기다리는 동안 전송된 게시되지 않은 TLP에 대한 타이머를 구현해야 합니다. 그런 다음 사용자 로직은 엔드 포인트로 전송되는 완료 패킷의 실제 패킷 길이와 일치하는 길이 필드 값을 확인해야 합니다.

    이 문제는 향후 인텔® Quartus® Prime 소프트웨어 릴리스에서 해결될 예정이 아닙니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Arria® 10 FPGA 및 SoC FPGA

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