문제 155552: 버전 1.6
핀 연결 지침에는 "-1 또는 -2 코어 속도 등급을 사용하는 경우 코어 VCC를 0.9V에 연결해야 합니다"라고 명시되어 있지만, 이는 부분적으로만 정확하며 "-1 또는 -2 코어 속도 등급을 사용하는 경우 코어 VCC를 0.9V에 연결해야 합니다. -2L 코어 속도 등급을 사용하는 경우 코어 VCC를 0.85V에 연결해야 합니다."
문제 80577: 버전 1.4
핀 연결 지침 버전 1.4 및 이전 버전에서는 PLL을 사용하는 경우 RREF 정밀 교정 저항기가 필요하다는 것을 생략했습니다. 트랜시버 채널 또는 전용 REFCLK I/O를 사용하는 것은 무관합니다.
문제 63751: 버전 1.3
DCLK는 이중 목적 핀으로 나열되지 않습니다. DCLK는 구성 모드가 액티브 모드일 때 구성 후 사용자 I/O 핀으로 구성할 수 있습니다.
문제 34856: 버전 1.2
VCCIO, VCCPGM 및 VCCPD에 오류가 있습니다.
페이지 12, 14, 16 및 18 상태: "VCCPD는 VCCPGM보다 크거나 동일해야 합니다." 잘못된 것입니다.
인텔® Stratix® V 핀 연결 지침은 "VCCPD가 VCCIO보다 크거나 같아야 합니다"라는 내용으로 수정됩니다.
해결된 문제:
문제 376579: 버전 1.1
CLK[1:27]p/n 이름, 핀 유형, 핀 설명 및 연결 지침이 올바르지 않습니다. 이 클럭 핀은 이중 목적 기능을 가지고 있으며 출력 핀으로 사용할 수 있습니다. 다음은 이 문서의 향후 버전에 나타날 수정 사항입니다.
핀 이름: CLK[0:27]p/n
핀 유형: I/O, 클럭 입력
핀 설명: 전용 고속 클럭 입력 핀은 데이터 입력/출력에도 사용할 수 있습니다. 차등 입력 OCT Rd, 단일 엔드 입력 OCT Rt 및 단일 엔드 출력 OCT R이 이 핀에서 지원됩니다.
연결 지침: 사용하지 않은 핀은 GND에 연결되거나 연결되지 않은 상태로 남을 수 있습니다. 연결되지 않은 경우 Quartus II 소프트웨어 프로그래밍 가능 옵션을 사용하여 이러한 핀을 내부적으로 편향합니다. 약한 풀업 저항기가 활성화된 입력 트리스테이트 또는 GND를 구동하는 출력으로 예약할 수 있습니다.
문제 369370, 버전 1.1
Stratix® V 핀 연결 지침은 PORSEL에 대한 잘못된 정보를 제공합니다. Stratix V 장치에는 PORSEL 핀이 없으며 MSEL 핀 설정으로 POR을 선택합니다. POR 지연 설정에 대한 자세한 내용은 9장 표 9-4 를 참조하십시오 . Stratix V 장치(PDF)의 구성, 설계 보안 및 원격 시스템 업그레이드.
문제 367942, 버전 1.1
Stratix® V 핀 연결 지침은 보정된 온칩 종료 [OCT]를 사용할 때 RZQ_[#] 핀에 대한 전원 공급 장치 공유 요구 사항 및 연결과 관련하여 VCC, VCCHIP_[L, R] 및 VCCHSSI_[L, R]에 대한 잘못된 정보를 제공합니다.
VCCHIP_[L, R] 및 VCCHSSI_[L, R]을 사용할 때는 VCC와 동일한 레귤레이터를 공유해야 합니다. PCG의 버전 1.1은 다음 위치에서 동일한 공급을 "공유할 수 있음"을 잘못 말합니다.
- VCC 연결 지침(9페이지)
- VCCHIP_[L,R]에 대한 연결 지침(11페이지)
- VCCHSSI_[L,R]에 대한 연결 지침(11페이지)
- VCC, VCCHIP_[L,R] 및 VCCHSSI_[L,R]에 대한 노트(14페이지)
또한 이러한 모든 경우에서 "VCCHIP, VCCHSSI 및 VCC가 동일한 공급을 공유하지 않으면 VCCHIP 및 VCCHSSI 전원이 켜지기 전에 VCC가 완전히 강화되어야 합니다"라는 문장이 제거됩니다.
9페이지의 RZQ_[#]에 대한 연결 지침은 "OCT를 사용할 때 원하는 OCT 임피던스에 따라 240-ohm 또는 100-ohm 저항기를 통해 필요한 은행 VCCIO에 이러한 핀을 묶습니다."
RZQ_[#]에 대한 연결 지침은 "OCT를 사용할 때 원하는 OCT 임피던스에 따라 240-ohm 또는 100-ohm 저항기를 통해 이러한 핀을 GND에 연결합니다."